Chapter 13

첨단 소자 공정

12장의 평면 트랜지스터는 2010년대 초 22 nm 언저리에서 한계에 부딪혔다. 게이트가 채널을 위에서만 누르니, 채널이 짧아지면 드레인이 채널을 빼앗아 꺼진 상태에서도 전류가 샜다. 해법은 채널을 세우고(FinFET), 다시 눕혀 사방을 감싸는(GAA) 것이었다. 동시에 게이트 절연막은 산화막에서 고유전막으로, 전극은 폴리에서 금속으로 바뀌었고, 이제는 전원선을 웨이퍼 뒷면으로 옮기고 칩을 쌓아 붙인다. 이 장은 단위 공정이 같아도 구조가 바뀌면 공정 흐름이 얼마나 달라지는지를 보여 준다.

HKMG가 필요해진 이유와 게이트 퍼스트·게이트 라스트(RMG)의 차이를 안다.
평면 → FinFET → GAA 나노시트로 게이트 장악력이 커지는 원리를 3D 모델로 이해한다.
Si/SiGe 초격자, 내부 스페이서, 채널 방출(release)로 이어지는 나노시트 공정을 단면으로 따라간다.
후면 전력 공급(BSPDN)과 하이브리드 본딩, 칩렛의 장단점을 계산한다.

High-k 메탈 게이트

SiO₂ 게이트 절연막이 1.2 nm(원자 4~5층)에 이르자 직접 터널링으로 새는 게이트 전류가 칩 전력을 잡아먹기 시작했다. 같은 커패시턴스(등가 산화막 두께 EOT)를 유지하면서 물리적으로는 두꺼운 막을 쓰려면 유전율이 큰 재료가 필요하다. 그래서 HfO₂(k ≈ 20~25)를 ALD로 입히는 High-k 절연막이 도입되었다(인텔 45 nm, 2007년).

$$\mathrm{EOT} = t_{\text{high-k}}\,\frac{3.9}{k} + t_{\text{IL}}$$

$t_{\text{IL}}$은 계면 품질을 위해 남기는 0.5~1 nm의 SiO₂ 계면층. HfO₂ 2 nm는 EOT 약 0.35 nm만 더하면서 터널링은 수천 배 줄인다.

그런데 HfO₂ 위에 폴리실리콘을 얹으면 계면에서 페르미 준위가 고정되어 문턱 전압이 맞지 않고, 폴리 속 공핍층이 EOT를 늘린다. 그래서 전극도 금속(TiN, TiAl, W 등)으로 바뀌었다. 금속 게이트는 일함수로 V_t를 정하므로 NMOS와 PMOS에 서로 다른 금속을 써야 하고, 금속은 소스·드레인 활성화 어닐(~1000 °C)을 견디지 못한다. 해법이 게이트 라스트(Replacement Metal Gate, RMG)다. 폴리로 가짜(더미) 게이트를 만들어 12장의 흐름대로 소스·드레인까지 끝낸 뒤, 절연막을 덮고 CMP로 더미 게이트 윗면을 드러내 폴리를 빼내고, 그 홈에 high-k와 금속을 채운다. 아래 나노시트 시뮬레이터에도 이 단계가 들어 있다.

평면, 핀, 나노시트

게이트가 채널을 감싸는 면이 많을수록 드레인 전계로부터 채널을 지키기 쉽다. 평면 트랜지스터는 한 면, FinFET은 세 면(핀의 양옆과 위), GAA 나노시트는 네 면 모두를 감싼다. 같은 면적에서 핀을 높게, 나노시트를 여러 장 쌓으면 구동 전류도 늘어난다.

트랜지스터 구조 비교

드래그로 회전 · 휠로 확대

구조

게이트 반투명 소스·드레인 에피 보기

게이트가 감싸는 면—

유효 채널 폭 (같은 발자국)—

양산 시기 (대략)—

세대	구조	핵심 공정 변화
~28 nm	평면 HKMG	게이트 라스트, SiGe 소스·드레인(PMOS 변형)
22/16~5 nm	FinFET	SADP/SAQP 핀, 핀 높이 균일도, 핀 컷, 컨포멀 도핑·에피
3~2 nm (2022~2025)	GAA 나노시트	Si/SiGe 초격자 에피, 내부 스페이서, 선택적 SiGe 식각(방출), 시트 사이 HKMG 채움
2 nm 이하 (2026~)	GAA + 후면 전력	웨이퍼 뒷면 박화·후면 콘택·후면 배선, 웨이퍼 본딩
연구 단계	CFET, 2D 채널	NMOS·PMOS 수직 적층, 순차/모놀리식 3D, MoS₂·WSe₂ 채널

나노시트 공정을 단면으로

나노시트는 처음에 Si와 SiGe를 번갈아 길러 쌓는다(7장 에피택시). 이 층들을 핀 모양으로 깎고 더미 게이트를 씌운 뒤, 마지막에 SiGe만 녹여 내 Si 시트를 공중에 띄우고 그 사이사이를 게이트로 채운다. 아래 단면은 채널 방향(소스 → 게이트 → 드레인)으로 자른 모습이다.

왜 이렇게 어려운가

채널 두께(5~6 nm)와 시트 간격(약 10 nm)은 에피 성장 두께가 정하므로 원자층 수준으로 균일해야 한다. SiGe를 녹일 때 Si는 거의 깎이지 않아야 하므로(선택비 수십~100 이상) Ge 농도·식각 화학을 정밀하게 맞춘다. 내부 스페이서는 게이트와 소스·드레인 사이를 몇 nm로 띄워 기생 커패시턴스를 줄이는데, SiGe를 옆으로 몇 nm만 파고 질화막으로 채운 뒤 바깥만 걷어 내는 극한의 등방성 식각 제어가 필요하다. 시트 사이 10 nm 틈에 high-k와 일함수 금속을 고르게 채우는 데는 ALD가 필수다.

후면 전력 공급

지금까지 전원선과 신호선은 모두 트랜지스터 위 배선층을 나눠 썼다. 전원은 굵은 상층에서 가는 하층을 거쳐 트랜지스터까지 내려와야 해서 저항으로 전압이 떨어지고(IR 드롭), 하층 배선 자리를 차지한다. 후면 전력 공급(BSPDN, Backside Power Delivery Network)은 앞면 공정을 다 마친 웨이퍼를 다른 웨이퍼에 붙이고 뒤집어, 원래 기판을 수백 nm까지 갈아 낸 뒤 뒷면에서 소스·드레인에 직접 전원 콘택과 굵은 전원 배선을 만든다. 앞면 배선은 신호만 담당해 밀도와 성능이 함께 좋아진다. 대가는 웨이퍼 본딩·박화의 왜곡, 뒷면 정렬, 열 방출 경로의 변화다.

그림 13-1. 전력 공급 방식 비교(개략). 후면 전력은 웨이퍼를 뒤집어 붙이고 기판을 거의 다 갈아 낸 뒤 뒷면에 전원망을 만든다.

칩을 쌓고 붙이기: 하이브리드 본딩과 칩렛

트랜지스터를 더 작게 만드는 것만이 길은 아니다. 칩 여러 개를 수직으로 쌓거나(3D) 나란히 붙여(2.5D) 하나처럼 쓰면 된다. 연결 밀도의 핵심은 하이브리드 본딩(Hybrid bonding)이다. 두 웨이퍼(또는 다이)의 표면에 구리 패드와 절연막(SiO₂/SiCN)을 CMP로 nm 단위로 평평하게 만들어 맞대면, 절연막끼리 상온에서 붙고 어닐 중 구리가 팽창해 패드끼리 금속 결합한다. 솔더 범프(피치 수십 µm) 대신 피치 1~10 µm로 연결해 면적당 연결 수가 수백 배 많다. 대신 정렬(오버레이), 입자 하나 없는 표면, 구리 리세스 수 nm 관리가 필수다.

SIMULATOR

본딩 피치·정렬 오차와 연결 수율

패드 피치 패드 지름 / 피치 정렬 오차 3σ 연결 면적

연결 수—

패드당 접촉 실패 확률—

다이 연결 수율—

해볼 것: ① 피치 40 µm(마이크로범프급)는 25 mm²에 연결이 1만 개 남짓이지만 6 µm는 70만 개, 1 µm는 2,500만 개다. ② 피치를 줄이면 같은 정렬 오차도 상대적으로 커져 패드가 어긋날 확률이 급격히 커진다. 연결이 수백만 개이므로 패드당 실패 확률이 10⁻⁸ 수준이어야 한다. ③ 그래서 미세 피치 본딩은 정렬 오차 3σ 100 nm 이하를 요구한다. (패드 겹침이 지름의 50% 미만이면 실패로 보는 교육용 기준, 정렬 오차는 2차원 가우시안)

SIMULATOR

모놀리식 대 칩렛: 수율과 원가

전체 회로 면적 칩렛 개수 결함 밀도 D₀ 칩렛 연결 면적 오버헤드 패키지 조립 수율 (칩렛당)

모놀리식 수율—

칩렛 하나 수율—

실리콘 원가 (칩렛/모놀리식)—

해볼 것: ① 600 mm² 칩은 D₀ 0.1에서 수율이 55% 남짓이다. 4개로 나누면 칩렛 하나는 86%이고, 좋은 칩렛만 골라 조립하므로(KGD) 버리는 실리콘이 크게 준다. ② 결함 밀도가 낮은 성숙 공정이거나 칩이 작으면 칩렛의 연결 오버헤드와 조립 비용이 이득을 상쇄한다. ③ 조립 수율이 칩렛 개수만큼 곱해지므로 너무 잘게 나누면 손해다. (푸아송 수율, 300 mm 웨이퍼, 칩렛은 테스트 후 양품만 조립 가정)

핵심 정리

HKMG: HfO₂로 물리 두께를 늘려 누설을 줄이고, 금속 게이트로 폴리 공핍·페르미 고정을 없앴다. 금속이 고온을 못 견뎌 게이트 라스트(RMG)를 쓴다.
게이트가 채널을 감싸는 면이 평면(1) → FinFET(3) → GAA(4)로 늘며 단채널 효과를 억제한다.
나노시트 공정: Si/SiGe 초격자 에피 → 핀 식각 → 더미 게이트·스페이서 → S/D 리세스 → 내부 스페이서 → S/D 에피 → 더미 게이트 제거 → SiGe 방출 → HKMG 채움.
후면 전력 공급은 전원망을 뒷면으로 옮겨 IR 드롭과 앞면 배선 혼잡을 줄인다.
하이브리드 본딩은 µm 피치로 칩을 잇지만 정렬·평탄도·청정도 요구가 극단적이다. 칩렛은 큰 칩의 수율 문제를 푼다.

확인 퀴즈

k = 20인 HfO₂ 3 nm와 SiO₂ 계면층 0.6 nm의 EOT는?

3 × 3.9/20 + 0.6 = 0.585 + 0.6 ≈ 1.19 nm.

게이트 라스트(RMG)를 쓰는 주된 이유는?

일함수 금속은 고온에서 반응·확산해 V_t가 흔들린다. 더미 폴리로 자리를 잡아 두고 마지막에 바꿔 끼운다.

나노시트 공정에서 SiGe 희생층을 녹일 때 가장 중요한 것은?

채널 두께가 수 nm이므로 Si가 1 nm만 깎여도 특성이 크게 변한다.

패드 피치를 10 µm에서 1 µm로 줄이면 같은 면적의 연결 수는?

연결 밀도 ∝ 1/p².