Chapter 07

박막 증착

칩의 단면은 결국 수십 종류의 얇은 막이 겹친 샌드위치다. 트랜지스터를 감싸는 절연막, 배선 사이의 저유전막, 게이트의 원자 몇 층 두께 고유전막, 깊은 구멍을 채우는 금속까지 모두 증착(Deposition)으로 만든다. 열산화가 실리콘을 “바꾸는” 공정이라면, 증착은 위에 “쌓는” 공정이다. 이 장에서는 기체 분자가 표면에 도착해 막이 되기까지의 물리를 따라가며, 왜 어떤 방법은 구멍 속까지 고르게 덮고 어떤 방법은 입구만 막아 버리는지를 단면으로 확인한다.

CVD의 다섯 단계(전달 → 흡착 → 반응 → 탈착 → 배출)와 반응 지배·물질 전달 지배 영역을 구분한다.
APCVD·LPCVD·PECVD·HDPCVD·ALD·PVD의 차이와 대표 용도를 안다.
부착 계수와 입사각 분포가 단차 피복(step coverage), 오버행, 보이드를 어떻게 정하는지 시뮬레이터로 확인한다.
ALD의 자기 제한 반응, 사이클당 성장량(GPC), 공정 온도 창을 설명한다.
에피택시와 선택적 성장, 막 응력이 웨이퍼 휨으로 이어지는 과정(Stoney 식)을 계산한다.

CVD: 기체가 표면에서 막이 되기까지

화학 기상 증착(CVD, Chemical Vapor Deposition)은 반응 기체를 가열된 웨이퍼 위로 흘려 표면에서 화학 반응을 일으켜 고체 막을 얻는 방법이다. 예를 들어 실레인(SiH₄)은 600 °C 근처에서 분해되어 폴리실리콘이, 실레인과 암모니아는 질화막이, TEOS와 오존은 산화막이 된다. 기체 분자가 막이 되기까지는 다섯 단계를 거친다.

반응 기체가 주 흐름에서 웨이퍼 위 경계층을 지나 표면으로 확산한다 (물질 전달, 계수 $h_g$).
표면에 흡착한다.
표면에서 반응해 막이 되고 부산물이 생긴다 (표면 반응, 속도 상수 $k_s$).
부산물이 탈착한다.
부산물이 경계층을 지나 배출된다.

1과 3이 직렬로 이어져 있으므로, 전류가 직렬 저항을 지나듯 느린 쪽이 속도를 정한다.

$$G = \frac{k_s\,h_g}{k_s + h_g}\cdot\frac{C_g}{N}, \qquad k_s = k_0\,e^{-E_a/kT}, \qquad h_g = \frac{D_g}{\delta} \propto \frac{T^{1.75}}{p}$$

$C_g$는 기체 속 반응물 농도, $N$은 막의 원자 밀도, $D_g$는 기체 확산 계수, $\delta$는 경계층 두께. 저온에서는 $k_s \ll h_g$라 반응 지배(온도에 지수적으로 민감, 웨이퍼 간 균일도는 온도 균일도가 정함), 고온에서는 $k_s \gg h_g$라 물질 전달 지배(온도에 둔감, 기체 흐름이 균일도를 정함)다. 압력을 낮추면 $D_g$가 커져 $h_g$가 커지므로 반응 지배 영역이 넓어진다.

SIMULATOR

CVD 성장 속도의 두 영역

방식

표면 반응 활성화 에너지 E_a 공정 온도 웨이퍼 간 온도 편차

성장 속도 (상대)—

지배 영역—

온도 편차에 따른 두께 편차—

해볼 것: ① LPCVD에서는 600 °C대가 반응 지배 영역이라 온도 2 °C 차이가 두께 수 %의 차이로 이어진다. 대신 기체 흐름과 무관해 웨이퍼 100~200장을 세워서 한 번에 처리하는 배치로가 가능하다. ② 상압(APCVD)으로 바꾸면 경계층 확산이 느려 같은 온도에서도 물질 전달 지배로 넘어간다. 온도에 둔감해지는 대신 가스 흐름이 균일해야 한다. ③ E_a가 클수록 두 영역의 꺾임이 뚜렷하다. (Arrhenius 플롯, 상대 단위)

증착 방법의 가계도

방법	원리	온도	단차 피복	대표 막
APCVD	상압, 열 반응	300~500 °C	보통	BPSG, 옛 층간 절연막
LPCVD	저압(~0.1~1 Torr) 열 반응, 배치로	550~800 °C	좋음	폴리실리콘, 질화막, HTO
PECVD	플라즈마로 반응 기체 분해 → 저온	200~400 °C	보통	BEOL 산화막·질화막, SiCN 캡, 하드마스크
HDP-CVD	고밀도 플라즈마 + 바이어스: 증착과 스퍼터 식각 동시	~400 °C	바닥부터 채움	STI·PMD 갭필 (구세대)
유동성 CVD (FCVD)	액체처럼 흐르는 막을 채운 뒤 경화	저온 + 어닐	갭필 우수	최신 STI, 좁은 간격 채움
ALD	두 전구체를 번갈아 넣어 원자층 단위 자기 제한 성장	150~400 °C	거의 100%	HfO₂, Al₂O₃, TiN, 스페이서 SiN, SiO₂
PVD (스퍼터)	타깃을 Ar⁺로 때려 튀어나온 원자가 직선 비행	실온~400 °C	나쁨 (오버행)	Ti, TiN, Ta/TaN 배리어, Cu 씨드, Al
증발	가열해 증발한 원자가 직선 비행	—	매우 나쁨	리프트오프, 연구용
에피택시	기판 결정을 이어 단결정 성장	550~1100 °C	선택적 성장 가능	Si·SiGe·SiC 에피, S/D 성장, 나노시트 초격자
전해 도금 (ECP)	용액 속 금속 이온을 전기로 환원	실온	첨가제로 바닥부터	구리 배선 (11장)

단차 피복: 구멍 속까지 덮을 수 있는가

평평한 웨이퍼 위라면 어느 방법이든 막은 고르게 쌓인다. 문제는 트렌치와 홀이다. 막이 구멍의 위, 옆벽, 바닥에 얼마나 고르게 쌓이는지를 단차 피복(Step coverage)이라 하고, 보통 바닥 또는 옆벽 두께를 윗면 두께로 나눠 %로 쓴다.

핵심 변수는 부착 계수(Sticking coefficient) $s$, 즉 반응 기체가 표면에 한 번 부딪혔을 때 막이 될 확률이다. $s$가 1에 가까우면 분자는 처음 닿은 곳에 붙어 버린다. 구멍 입구 모서리는 넓은 각도에서 분자를 받으므로 가장 두껍게 자라 오버행(Overhang)을 만들고, 입구가 먼저 닫히면 속이 빈 보이드(Void)가 남는다. $s$가 작으면 분자가 여러 번 튕기며 구멍 깊숙이 들어가므로 고르게 덮인다. ALD는 표면이 포화되면 더 이상 붙지 않는 자기 제한 반응이어서 사실상 $s \to 0$과 같은 효과를 낸다.

CROSS-SECTION

트렌치 단차 피복과 보이드

방식

트렌치 폭 종횡비 (깊이/폭) 증착 두께 (평탄면) 부착 계수 s (CVD) PVD 지향성 cosⁿ 재질

윗면 / 옆벽 / 바닥 두께—

단차 피복 (바닥/윗면)—

옆벽/윗면—

보이드—

해볼 것: ① PVD(cos¹)로 종횡비 2.5인 트렌치를 덮으면 바닥 피복이 20~30% 남짓이고 입구에 오버행이 생긴다. 지향성 n을 10 이상으로 올리면(콜리메이터·이온화 PVD) 바닥은 두꺼워지지만 옆벽은 여전히 얇다. ② CVD에서 s를 1 → 0.05로 내려 가며 옆벽/윗면 비가 1에 가까워지는 것을 보자. ③ 트렌치를 다 채울 만큼 두껍게(폭의 절반 이상) 입히면, s가 큰 조건에서는 입구가 먼저 닫혀 보이드가 생기고, s가 작으면 가운데에 가는 이음매(seam)만 남는다. (가시도 광선 추적 + 셀 성장 모델, 셀 4 nm)

보이드는 공기 대신 반응 부산물이나 진공이 갇힌 빈 공간이어서, 이후 CMP로 열리면 슬러리가 들어가 결함이 되거나 금속 배선이라면 저항과 신뢰성을 해친다. 갭필(Gap fill) 기술은 그래서 늘 진화해 왔다. HDP-CVD는 증착과 동시에 이온으로 입구 모서리를 깎아 바닥부터 채우고, 유동성 CVD는 막을 액체처럼 흘려 넣은 뒤 굳히며, 금속은 전해 도금의 첨가제로 바닥부터 자라게 한다.

ALD: 한 층씩, 자기 제한적으로

원자층 증착(ALD, Atomic Layer Deposition)은 두 반응 기체를 동시에 넣지 않고 번갈아 넣는다. Al₂O₃를 예로 들면, ① TMA(Al(CH₃)₃)를 넣으면 표면의 –OH와 반응해 한 층만 붙고 표면이 –CH₃로 덮이면 더 이상 반응하지 않는다(자기 제한). ② 남은 TMA를 불활성 기체로 씻어 낸다(퍼지). ③ H₂O를 넣으면 –CH₃가 –OH로 바뀌며 Al–O 층이 완성된다. ④ 다시 퍼지. 이 네 단계 한 사이클에 약 0.1 nm, 원자층 1개가 채 안 되는 두께가 쌓인다. 두께는 사이클 수로 디지털하게 정해지고, 기체가 닿기만 하면 어디서나 같은 두께가 되므로 종횡비 수십~수백의 구멍도 고르게 덮는다.

$$\theta(t) = 1 - e^{-t/\tau}, \qquad \mathrm{GPC} = \mathrm{GPC}_{\text{sat}}\,\theta_A\,\theta_B, \qquad d = N_{\text{cycle}}\times\mathrm{GPC}$$

$\theta$는 반쪽 반응의 표면 포화도, $\tau$는 전구체 농도와 반응 확률로 정해지는 포화 시간 상수. 깊은 구멍일수록 기체가 바닥까지 가는 데 시간이 걸려 τ가 길어진다(펄스 시간을 늘려야 한다).

SIMULATOR

ALD 포화 곡선과 온도 창

전구체 펄스 시간 구멍 종횡비 공정 온도 사이클 수

포화도 θ (구멍 바닥)—

사이클당 성장 GPC—

막 두께 (윗면 / 바닥)—

온도 판정—

해볼 것: ① 평탄면(종횡비 1)은 0.1~0.2 s면 포화되지만, 종횡비 50의 구멍 바닥은 같은 시간에 절반도 포화되지 않는다. 펄스 시간을 늘려야 바닥까지 같은 두께가 된다(대신 생산성이 떨어진다). ② 온도가 너무 낮으면 전구체가 응축하거나 반응이 덜 끝나 GPC가 흔들리고, 너무 높으면 전구체가 스스로 분해되어 CVD처럼 자란다. 가운데의 평평한 구간이 “ALD 창”이다. ③ 두께는 사이클 수에 정확히 비례한다. (Al₂O₃ TMA/H₂O 계열의 대표값을 쓴 교육용 모델, 포화 GPC ≈ 0.11 nm)

ALD는 느리다(사이클당 수 초, 분당 수 nm). 그래서 원래는 게이트 절연막(HfO₂ 1~3 nm) 같은 극박막 전용이었지만, 3D 구조가 늘면서 쓰임새가 폭발했다. SADP의 스페이서, DRAM 커패시터의 유전막(ZrO₂/Al₂O₃), 3D NAND의 수백 층 구멍 안 전하 저장막, GAA 트랜지스터의 게이트 스택이 모두 ALD다. 여러 웨이퍼를 동시에 처리하는 배치 ALD와 공간 분할 ALD로 생산성을 끌어올린다.

에피택시: 결정을 이어 기르기

에피택시(Epitaxy)는 단결정 기판 위에 같은 결정 배열을 이어 가며 막을 기르는 것이다. 실레인·다이클로로실레인을 고온 수소 분위기에서 분해해 실리콘을 기르고, 저메인(GeH₄)을 섞으면 SiGe가 된다. HCl을 함께 넣으면 산화막·질화막 위에 생긴 핵은 식각되고 실리콘 위에서만 자라는 선택적 에피택시(SEG)가 된다. 오늘날 로직 트랜지스터의 소스·드레인은 대부분 이렇게 기른다. PMOS에는 SiGe를 길러 격자 상수 차이로 채널을 압축 변형시켜 정공 이동도를 높이고, NMOS에는 인을 고농도로 넣은 Si(P)를 쓴다. GAA 트랜지스터의 Si/SiGe 다층막(13장)도 에피택시로 원자 수준 계면을 만든다.

임계 두께

격자 상수가 다른 막(Si 위의 SiGe, Ge 30%면 약 1.2% 차이)은 처음에는 기판에 맞춰 늘어나거나 줄어든 채(변형된 채) 자란다. 두께가 임계 두께를 넘으면 쌓인 변형 에너지를 견디지 못하고 계면에 전위(misfit dislocation)를 만들며 이완된다. Ge 농도가 높을수록 임계 두께가 얇다(Matthews–Blakeslee). 소자에서 원하는 것은 변형 그 자체이므로, 막 두께와 조성을 임계 조건 아래로 설계한다.

막 응력과 웨이퍼 휨

증착된 막은 거의 언제나 응력을 품는다. 증착 온도에서 식으며 기판과의 열팽창 차이로 생기는 열 응력, 원자 배열·수소 함량·이온 충돌로 생기는 내부 응력이 있다. 막이 줄어들려 하면 인장(tensile), 늘어나려 하면 압축(compressive) 응력이다. 이 응력은 웨이퍼 전체를 휘게 해 노광 초점과 오버레이를 망치고, 심하면 막이 갈라지거나 들뜬다. 반대로 질화막의 응력을 일부러 이용해 트랜지스터 채널을 변형시키기도 한다(스트레스 라이너).

$$\sigma_f = \frac{E_s}{1-\nu_s}\cdot\frac{t_s^2}{6\,R\,t_f}, \qquad \delta \approx \frac{D^2}{8R}$$

Stoney 식. $E_s/(1-\nu_s)$는 기판의 이축 탄성 계수(Si (100) ≈ 180 GPa), $t_s$·$t_f$는 기판·막 두께, $R$은 휨 반지름, $D$는 웨이퍼 지름, $\delta$는 가운데의 휨(bow).

SIMULATOR

Stoney 식: 막 응력 → 웨이퍼 휨

막 응력 (− 압축 / + 인장) 막 두께 웨이퍼 두께

지름

예시 막

휨 반지름 R—

웨이퍼 휨 (bow)—

판정 (노광 척 기준 대략)—

해볼 것: ① LPCVD 질화막은 1 GPa가 넘는 인장 응력이라 한쪽 면에 300 nm만 입혀도 휨이 200 µm를 넘는다. 배치로 LPCVD는 웨이퍼 양면에 같이 쌓여 서로 상쇄되지만, 한쪽만 남기면 바로 문제가 된다. ② 웨이퍼를 얇게 갈면(뒷면 연마, 3D 적층) 휨이 두께의 제곱에 반비례해 커진다. ③ 수백 층을 쌓는 3D NAND는 산화막·질화막 응력을 서로 상쇄하도록 조성을 맞추고, 뒷면에 보상 막을 입힌다. (그림의 휨은 과장해 그림. 노광 척은 대략 수십~100 µm의 휨까지 평평하게 잡을 수 있다고 가정)

핵심 정리

CVD 속도는 표면 반응($k_s$)과 물질 전달($h_g$)의 직렬 조합이다. 저온 반응 지배는 온도에, 고온 전달 지배는 가스 흐름에 민감하다.
저압 CVD는 반응 지배 영역이 넓어 배치 처리가 가능하고, PECVD는 플라즈마로 저온 증착을 한다.
단차 피복은 부착 계수가 정한다. s가 크면(PVD) 오버행과 보이드, s가 작으면(LPCVD, ALD) 컨포멀하다.
ALD는 반쪽 반응의 자기 제한 포화로 사이클당 원자층 이하를 쌓는다. 펄스 시간은 종횡비와 함께 늘려야 하고, 온도 창 안에서만 ALD답다.
에피택시는 결정을 이어 기르며, 선택적 성장과 SiGe 변형이 현대 트랜지스터의 핵심이다.
막 응력은 Stoney 식대로 웨이퍼를 휘게 한다. 휨은 막 두께 × 응력에 비례하고 기판 두께의 제곱에 반비례한다.

확인 퀴즈

LPCVD 폴리실리콘을 반응 지배 영역에서 증착할 때 웨이퍼 간 두께 균일도를 좌우하는 것은?

반응 지배에서 속도는 $k_s \propto e^{-E_a/kT}$를 따라 온도에 지수적으로 민감하고, 가스 공급에는 둔감하다.

종횡비가 큰 콘택 홀을 PVD로 채우면 생기기 쉬운 문제는?

PVD 원자는 직선으로 날아와 처음 닿은 곳에 붙는다(s ≈ 1). 입구 모서리는 가장 넓은 입체각에서 원자를 받는다.

GPC 0.1 nm인 ALD로 HfO₂ 2 nm를 만들려면 몇 사이클이 필요한가?

2 / 0.1 = 20 사이클. 두께가 사이클 수로 디지털하게 정해지는 것이 ALD의 장점이다.

같은 막을 입힌 웨이퍼를 775 µm에서 100 µm로 얇게 갈면 휨 반지름 R은?

$R \propto t_s^2$. (100/775)² ≈ 1/60.