Chapter 02

실리콘 웨이퍼와 세정

모든 칩은 거의 완벽한 결정 한 덩어리에서 출발한다. 순도 99.999999999%(일레븐 나인), 원자 10¹¹개 중 불순물이 하나 남짓인 실리콘을 녹여 지름 300 mm, 길이 2 m에 이르는 단결정 기둥으로 키우고, 0.775 mm 두께로 썰어 원자 몇 개 높이까지 평평하게 간다. 그 위에서 수백 번의 공정이 이어지는 동안 웨이퍼는 백 번 넘게 씻긴다. 이 장은 기판 그 자체와 그것을 깨끗하게 지키는 기술을 다룬다.

초크랄스키(CZ) 성장 과정과 편석 계수가 잉곳의 도핑 분포를 어떻게 정하는지 계산한다.
비저항과 도핑 농도의 관계(이동도 모델)를 이해하고 웨이퍼 사양을 읽는다.
결정 방향 (100)·(111)·(110)과 노치·플랫의 의미, 웨이퍼 크기의 변천을 안다.
슬라이싱부터 연마까지의 웨이퍼 가공과 평탄도 지표를 설명한다.
RCA 세정(SC1·SC2·HF)이 각각 무엇을 제거하는지, 금속 오염이 왜 치명적인지 안다.

모래에서 일레븐 나인까지

실리콘은 지각에서 산소 다음으로 흔한 원소다. 원료는 규사(SiO₂)이고, 탄소와 함께 전기로에서 2000 °C 가까이 가열해 환원하면 순도 98~99%의 금속급 실리콘(MG-Si)이 된다. 이것을 염화수소와 반응시켜 액체인 트리클로로실레인(SiHCl₃)으로 바꾸고, 증류로 불순물을 걸러 낸 뒤 수소로 다시 환원해 가는 실리콘 막대 위에 석출시킨다(지멘스 공정). 이렇게 얻은 다결정 실리콘(Polysilicon, EG-Si)은 불순물이 ppb(10⁻⁹) 아래, 반도체용은 11N 수준이다.

$$\mathrm{SiO_2 + 2C \rightarrow Si + 2CO}, \qquad \mathrm{Si + 3HCl \rightarrow SiHCl_3 + H_2}, \qquad \mathrm{SiHCl_3 + H_2 \rightarrow Si + 3HCl}$$

하지만 다결정은 작은 결정 알갱이의 집합이라 경계마다 결함이 있다. 트랜지스터를 만들려면 원자가 처음부터 끝까지 한 방향으로 정렬된 단결정(Single crystal)이 필요하다.

초크랄스키 성장과 편석

오늘날 웨이퍼의 대부분은 초크랄스키법(Czochralski, CZ)으로 만든다. 석영 도가니에 다결정 실리콘과 도펀트(붕소나 인)를 넣고 1414 °C 이상으로 녹인 뒤, 원하는 결정 방향으로 깎은 씨앗 결정(Seed)을 표면에 담갔다가 천천히 회전시키며 끌어 올린다. 녹은 실리콘이 씨앗의 원자 배열을 따라 굳으면서 단결정 기둥, 즉 잉곳(Ingot)이 자란다. 처음에 지름을 수 mm로 확 줄이는 “넥킹”은 씨앗에서 넘어온 전위를 빼내는 요령이다.

그림 2-1. 왼쪽: CZ 성장. 녹은 실리콘에 담근 씨앗 결정을 돌리며 끌어 올린다. 오른쪽: 편석 때문에 잉곳의 꼬리 쪽으로 갈수록 도핑 농도가 올라간다. 편석 계수가 1에서 멀수록(인, 비소) 이 경향이 심하다.

액체가 고체로 굳을 때 불순물은 액체에 남으려는 경향이 있다. 경계면에서 고체 쪽 농도와 액체 쪽 농도의 비를 평형 편석 계수(Segregation coefficient) $k_0 = C_s/C_l$라고 한다. $k_0<1$인 불순물은 결정이 자랄수록 남은 용융액에 쌓이므로, 잉곳은 꼬리로 갈수록 도핑이 진해진다. 용융액이 잘 섞인다고 가정하면 샤일 식(Scheil equation)이 성립한다.

$$C_s(f) = k_0\,C_0\,(1-f)^{k_0-1}$$

$C_0$는 처음 용융액의 도펀트 농도, $f$는 이미 굳은 비율이다. 대표 값: B 0.8, P 0.35, As 0.3, Sb 0.023, O 약 0.25~1, C 0.07, Fe 8×10⁻⁶. 금속 불순물은 $k_0$가 극히 작아 거의 모두 용융액에 남는다. 이 성질을 이용해 정제하는 것이 존 정제(FZ)다.

SIMULATOR

잉곳 길이에 따른 도핑과 비저항

도펀트

목표 비저항 (씨앗 쪽) 사양 허용 범위 잉곳 질량

씨앗 쪽 도핑—

f = 0.9 도핑 / 씨앗 대비—

사양 안의 길이 비율—

사양 안 웨이퍼 (대략)—

해볼 것: ① 붕소(k₀ = 0.8)는 잉곳의 90%가 굳어도 농도가 1.6배 남짓이라 ±20% 사양에 잉곳의 대부분이 들어온다. ② 인(0.35)이나 비소(0.3)로 바꾸면 꼬리 쪽 농도가 4~5배로 치솟아 쓸 수 있는 길이가 크게 줄어든다. ③ 안티몬(0.023)은 극단적이다. 그래서 n형 웨이퍼는 사양 관리가 더 어렵다. (용융액 완전 혼합 가정, 웨이퍼 수는 300 mm·두께 0.775 mm·커프 손실 0.2 mm 기준 대략값)

CZ 결정에는 석영 도가니에서 녹아 나온 산소가 10¹⁷~10¹⁸ cm⁻³ 들어간다. 산소는 웨이퍼를 기계적으로 단단하게 하고, 열처리 중 웨이퍼 내부에 석출물을 만들어 금속 불순물을 붙잡는 내부 게터링(Intrinsic gettering) 역할도 한다. 산소가 문제가 되는 전력 소자나 검출기에는 도가니 없이 녹이는 FZ(Float zone) 웨이퍼를 쓰지만 300 mm로 키우기 어렵다.

비저항과 도핑 농도

웨이퍼 사양서의 첫 줄은 도전형과 비저항(Resistivity)이다. 예를 들어 “p형 (100), 1~10 Ω·cm”는 붕소가 대략 10¹⁵~10¹⁶ cm⁻³ 들어 있다는 뜻이다. 비저항은 캐리어 농도와 이동도의 곱에 반비례한다.

$$\rho = \frac{1}{q\,(n\mu_n + p\mu_p)} \approx \frac{1}{q N \mu(N)}, \qquad \mu(N) = \mu_{\min} + \frac{\mu_{\max}-\mu_{\min}}{1 + (N/N_{\mathrm{ref}})^{\alpha}}$$

이동도는 도핑이 진할수록 이온화된 불순물 산란 때문에 줄어든다(Caughey–Thomas 모델). 실온 실리콘: 전자 $\mu_{\max}$ ≈ 1414, $\mu_{\min}$ ≈ 68.5 cm²/V·s, $N_{\mathrm{ref}}$ ≈ 9.2×10¹⁶, $\alpha$ ≈ 0.71. 정공 470.5, 44.9, 2.23×10¹⁷, 0.72.

SIMULATOR

어빈 곡선: 도핑 ↔ 비저항 ↔ 면저항

도핑 농도 log₁₀ N 층 두께 (면저항 계산)

n형 비저항 / 이동도—

p형 비저항 / 이동도—

n형 면저항 R_s—

해볼 것: ① 같은 도핑에서 p형 비저항이 n형의 약 3배다. 정공 이동도가 작기 때문이다. ② 10¹⁸ cm⁻³ 위로 가면 이동도가 급격히 줄어 비저항이 도핑에 정비례해 떨어지지 않는다. ③ 소스·드레인처럼 얕고 진한 층(2×10²⁰, 30 nm)의 면저항은 약 100 Ω/□ 안팎이다. 면저항 $R_s = \rho / t$는 9장의 4탐침 측정과 연결된다. (전체 도펀트 이온화, 300 K 가정)

결정 방향, 노치, 그리고 크기

실리콘은 다이아몬드 구조(격자 상수 0.543 nm)다. 웨이퍼 표면이 어떤 결정면인지에 따라 성질이 다르다. MOS 트랜지스터에는 계면 결함 밀도가 가장 낮은 (100) 면을 쓰고, 바이폴라와 일부 전력 소자는 (111)을 썼다. 결정면에 따라 산화 속도(3장), 습식 식각 속도(KOH에서 (100)이 (111)보다 수십~백 배 빠름), 전자·정공 이동도가 다르다. FinFET과 GAA 시대에는 채널 옆면의 방향도 중요해졌다.

그림 2-2. 왼쪽: 입방 격자의 세 결정면. 오른쪽: 웨이퍼 크기 비교(축척 맞춤). 200 mm까지는 결정 방향과 도전형을 가장자리를 깎은 “플랫”으로 표시했고, 300 mm부터는 작은 V자 홈인 “노치”로 표시해 면적 손실을 줄인다.

지름	두께 (표준)	면적	양산 시기	비고
100 mm	525 µm	79 cm²	1970년대 후반	“4인치”
150 mm	675 µm	177 cm²	1980년대	SiC 전력 반도체는 아직 150~200 mm
200 mm	725 µm	314 cm²	1990년대	성숙 공정·아날로그·MEMS에 여전히 많음
300 mm	775 µm	707 cm²	2001년~	첨단 로직·메모리의 표준
450 mm	925 µm	1590 cm²	—	2010년대 개발 후 사실상 중단

잉곳에서 웨이퍼로

잉곳은 지름을 맞춰 깎고(그라인딩), 노치를 낸 뒤 다이아몬드 와이어로 수백 장을 한 번에 썬다(와이어 소). 썬 웨이퍼는 표면이 거칠고 손상층이 있으므로 양면을 갈고(래핑), 화학적으로 손상층을 녹이고(에칭), 가장자리를 둥글게 다듬은 다음(에지 그라인딩, 깨짐 방지), 마지막으로 CMP와 같은 원리의 연마(Polishing)로 거울면을 만든다. 첨단 공정용 300 mm 웨이퍼는 국소 평탄도가 수십 nm 이하, 표면 거칠기는 0.1 nm대다.

지표	뜻	왜 중요한가
TTV	총 두께 편차 (최대 − 최소)	노광 초점 심도(수십~100 nm)를 잡아먹는다
SFQR	노광 영역(예: 26×8 mm) 안의 국소 평탄도	스캐너 한 번의 노광 안에서 초점이 맞아야 한다
Bow / Warp	웨이퍼 전체의 휨	척에 붙인 뒤 오버레이 왜곡, 막 응력으로 커진다(7장)
나노토포그래피	mm 파장의 미세 굴곡	CMP 후 막 두께 편차로 이어진다(10장)
COP·LPD	결정 기원 구멍·표면 입자	게이트 산화막 결함, 수율 저하

에피 웨이퍼와 SOI

연마한 웨이퍼 위에 같은 실리콘을 수 µm 에피택시로 길러(7장) 결함이 적은 표면층을 만든 것이 에피 웨이퍼로, CMOS 이미지 센서와 로직에 많이 쓴다. SOI(Silicon On Insulator)는 얇은 실리콘 층과 기판 사이에 산화막(BOX)을 끼운 웨이퍼다. 수소 이온을 일정 깊이에 주입한 웨이퍼를 다른 산화 웨이퍼에 붙이고 가열해 그 깊이에서 쪼개는 스마트 컷(Smart Cut)으로 만든다. FD-SOI 트랜지스터와 RF 소자, 실리콘 포토닉스에 쓰인다.

세정: 공정의 3분의 1

웨이퍼 표면을 더럽히는 것은 크게 네 가지다. 입자(먼지, 장비에서 떨어진 조각), 유기물(감광막 찌꺼기, 사람의 피지), 금속(Fe, Cu, Ni, Na, K…), 그리고 자연 산화막(공기 중에서 저절로 생기는 1~2 nm의 SiO₂)이다. 전체 공정 단계의 약 20~30%가 세정이고, 웨이퍼는 완성될 때까지 100~200번 씻긴다.

1965년 RCA의 Werner Kern이 개발한 RCA 세정은 반세기가 지난 지금도 습식 세정의 기본이다.

단계	용액 (부피비)	온도	제거 대상	원리
SPM (피라냐)	H₂SO₄ : H₂O₂ = 4:1	120 °C	유기물, 감광막 잔류물	강산화로 탄소를 태워 CO₂로
SC1 (APM)	NH₄OH : H₂O₂ : H₂O = 1:1:5	70~80 °C	입자, 유기물	표면을 얇게 산화·식각하며 입자를 들어 올리고, 같은 부호의 표면 전하로 재부착을 막는다
DHF	HF : H₂O = 1:50~100	실온	자연 산화막, 산화막에 갇힌 금속	SiO₂ 식각, 표면을 수소로 종결(소수성)
SC2 (HPM)	HCl : H₂O₂ : H₂O = 1:1:6	70~80 °C	금속 이온 (Fe, Al, Mg, Na…)	금속을 녹는 염화물 착이온으로

왜 금속이 그토록 치명적일까. 철이나 구리 같은 전이 금속은 실리콘 밴드갭 한가운데에 에너지 준위를 만들어 전자와 정공이 재결합하는 정거장이 된다. 10¹⁰ atoms/cm² 수준의 표면 금속만으로도 게이트 산화막의 절연 파괴 전압과 소수 캐리어 수명이 눈에 띄게 나빠지고, DRAM은 리텐션 시간이 짧아진다. 나트륨·칼륨 같은 알칼리 이온은 산화막 속을 움직이며 문턱 전압을 흔든다.

SIMULATOR

금속 오염과 소수 캐리어 수명

오염 금속

벌크 오염 농도 log₁₀ N_t SC2 세정 제거율

세정 후 농도—

SRH 수명 τ—

확산 거리 L = √(Dτ)—

해볼 것: ① 철 10¹¹ cm⁻³(10억 개의 실리콘 원자 중 2개 꼴!)만으로 수명이 수백 µs에서 수십 µs로 떨어진다. ② 금은 포획 단면적이 커서 같은 농도에서 더 치명적이다(옛날에는 일부러 넣어 스위칭을 빠르게 했다). ③ 세정으로 99%를 제거해야 수명이 한 자릿수 회복된다. τ = 1/(σ v_th N_t), v_th ≈ 10⁷ cm/s, 포획 단면적은 문헌 대표값(교육용 근사).

습식 세정 뒤에는 초순수(UPW, Ultra Pure Water, 비저항 18.2 MΩ·cm)로 헹구고 말린다. 건조 과정에서 물방울 자국(워터마크)이 남거나, 가늘고 높은 패턴 사이에서 물의 표면 장력이 패턴을 넘어뜨리는 패턴 붕괴(Pattern collapse)가 생길 수 있어 IPA 증기 건조나 초임계 CO₂ 건조를 쓴다. 최근에는 화학 약품 사용을 줄이는 오존수·수소수 세정, 메가소닉·이류체 분사 같은 물리적 세정, 플라즈마·증기 HF 같은 건식 세정이 함께 쓰인다.

세정의 딜레마

더 세게 씻으면 더 깨끗해지지만, 미세 패턴은 그만큼 다친다. SC1은 실리콘과 산화막을 회당 수 Å씩 녹이고, 메가소닉 에너지가 크면 가는 선이 부러진다. 3 nm 공정에서 게이트 주변을 씻는 세정 단계 하나가 수 Å의 막 손실만 허용하는 이유다.

핵심 정리

반도체 웨이퍼는 11N 다결정 실리콘을 CZ법으로 단결정 잉곳으로 키워 만든다. 지름 300 mm, 두께 775 µm가 표준이다.
편석 계수 $k_0<1$인 도펀트는 잉곳 꼬리로 갈수록 진해진다: $C_s = k_0C_0(1-f)^{k_0-1}$. 붕소(0.8)는 고르고, 인·비소(0.3대)는 편차가 크다.
비저항은 $1/(qN\mu)$이고 이동도는 도핑이 진할수록 떨어진다. 같은 농도에서 p형 비저항이 n형의 약 3배다.
MOS 소자는 계면 결함이 적은 (100) 웨이퍼를 쓴다. 평탄도(TTV·SFQR)는 노광 초점 심도를 직접 잡아먹는다.
RCA 세정: SPM(유기물) → SC1(입자) → DHF(산화막) → SC2(금속). 금속 오염은 밴드갭 중간 준위로 수명을 깎는다.

확인 퀴즈

인(k₀ ≈ 0.35)으로 도핑한 CZ 잉곳에서 잉곳의 75%가 굳었을 때 그 지점의 도핑은 씨앗 쪽의 약 몇 배인가?

$C_s(f)/C_s(0) = (1-f)^{k_0-1} = 0.25^{-0.65} \approx 2.46$. 비저항은 그만큼 낮아진다.

RCA 세정에서 금속 이온 제거를 주로 맡는 단계는?

SC2의 염산이 금속을 수용성 염화물 착이온으로 만들어 녹여 낸다. SC1은 입자와 유기물, DHF는 산화막 담당이다.

MOS 트랜지스터용 웨이퍼로 (100) 면을 쓰는 가장 큰 이유는?

(100) 면은 표면의 끊어진 결합이 적어 계면 준위가 (111)보다 한 자릿수 가까이 적다. 오히려 산화 속도는 (111)이 더 빠르다(3장).