Chapter 12

CMOS 공정 통합

지금까지 산화, 노광, 식각, 증착, 주입, 열처리, CMP, 배선을 하나씩 따로 배웠다. 실제 팹에서 이것들은 정해진 순서로 줄지어 이어지는 하나의 공정 흐름(Process flow)이다. 앞 공정의 결과가 뒤 공정의 출발점이 되고, 뒤 공정의 열이 앞 공정의 도펀트를 다시 퍼뜨린다. 이 장에서는 p형 웨이퍼 위에 NMOS와 PMOS 트랜지스터 한 쌍을 만들고 첫 구리 배선(M1)으로 잇기까지, 마흔 개 남짓한 단계를 단면 시뮬레이터로 하나씩 쌓아 올린다. 각 단계는 앞 장에서 배운 모델로 실제로 계산된다.

CMOS 공정의 모듈 순서(소자 분리 → 웰 → 게이트 → 접합 → 실리사이드 → 콘택 → 배선)와 그 이유를 설명한다.
자기 정렬(게이트가 소스·드레인의 마스크가 되는 원리)과 스페이서의 역할을 단면에서 확인한다.
마스크 수와 공정 단계가 어떻게 쌓이는지 센다.
채널 도핑·게이트 절연막 두께가 문턱 전압을 어떻게 정하는지 계산한다.
열 예산이 앞에서 만든 접합을 어떻게 바꾸는지 이해한다.

공정 흐름 한눈에 보기

CMOS 공정은 모듈 단위로 생각하면 쉽다. 아래 버튼을 누르면 시뮬레이터가 그 모듈의 마지막 단계로 이동한다.

읽는 요령

파란 기운은 n형, 붉은 기운은 p형 도핑이고 진할수록 농도가 높다. 노란 점선이 p-n 접합이다. 커서를 단면 위에 올리면 그 지점의 재질·깊이·순 도핑을 읽을 수 있다. 오른쪽 위 숫자는 지금까지 쓴 마스크(노광) 수다. 실제 28 nm 로직은 마스크 40~60장, 첨단 공정은 70~100장 수준이다. 여기서는 웰·문턱 전압·LDD·소스·드레인을 NMOS/PMOS로 나눠 찍는 최소 구성만 넣었다.

모듈별 해설

① 소자 분리 (STI)

트랜지스터들을 서로 전기적으로 떼어 놓는 산화막 벽이다. 패드 산화막과 질화막을 입히고, 활성 영역만 남기도록 노광한 뒤 실리콘에 200~300 nm 깊이의 트렌치를 판다(6장). 트렌치 벽에 얇은 열산화 라이너를 기르고, 산화막으로 채워(7장) 질화막에서 멈추는 CMP로 평탄화한 뒤(10장), 질화막을 뜨거운 인산으로 벗긴다. LOCOS(3장)를 대체한 기술이다.

② 웰과 문턱 전압 주입

NMOS는 p형 바탕(p-웰), PMOS는 n형 바탕(n-웰) 위에 만든다. 한쪽을 감광막으로 가리고 다른 쪽에만 높은 에너지로 주입한다. 이어서 표면 근처 채널의 도핑을 낮은 에너지로 미세 조정하는 Vt 주입을 한다(아래 문턱 전압 계산기). 웰 어닐로 도펀트를 활성화한다.

③ 게이트 스택

게이트 절연막(구세대는 SiON 1~2 nm, 지금은 HfO₂ high-k)을 만들고 폴리실리콘을 입혀 가장 미세한 무늬인 게이트를 노광·식각한다. 게이트 길이가 트랜지스터의 성능을 정하므로 이 층의 CD 관리가 가장 엄격하다. 첨단 공정은 여기서 만든 폴리 게이트를 나중에 금속으로 바꾸는 RMG를 쓴다(13장).

④ LDD · 스페이서 · 소스/드레인

게이트를 마스크로 얕고 옅은 LDD(Lightly Doped Drain)를 주입하면 소스·드레인이 게이트 가장자리에 정확히 맞춰진다. 이것이 자기 정렬(Self-aligned)이다. 질화막을 컨포멀하게 입혀 이방성 식각으로 게이트 옆벽에만 남긴 스페이서를 만든 뒤, 다시 그것을 마스크로 깊고 진한 소스·드레인을 주입한다. 그 결과 게이트 바로 옆은 옅고 얕게, 멀리는 진하고 깊게 도핑되어 드레인 쪽 강한 전계(핫 캐리어)를 누그러뜨린다. 스파이크·밀리초 어닐로 활성화한다(9장).

⑤ 실리사이드

니켈(또는 코발트·티타늄)을 전면에 입히고 가열하면 드러난 실리콘(소스·드레인, 폴리 게이트 윗면)과만 반응해 저항이 낮은 NiSi가 생긴다. 산화막·질화막 위의 니켈은 반응하지 않으므로 씻어 내면 끝이다. 마스크 없이 정렬되는 살리사이드(Self-aligned silicide)다. 소스·드레인의 면저항이 수십 Ω/□에서 수 Ω/□로 떨어진다.

⑥ 콘택과 첫 배선

질화막 식각 정지막(CESL)과 두꺼운 산화막(PMD)을 입히고 CMP로 평탄화한 뒤 소스·드레인 위에 콘택 홀을 뚫어 TiN 라이너와 텅스텐으로 채운다(MOL). 그 위에 첫 구리 배선 M1을 싱글 다마신으로 만든다(11장). 이후의 배선층은 듀얼 다마신을 반복한다.

문턱 전압은 어떻게 정해지나

공정 통합의 목표는 결국 원하는 전기적 특성이다. 그중 가장 중요한 것이 문턱 전압(V_t)이다. 긴 채널 NMOS의 문턱 전압은 다음과 같다.

$$V_t = V_{FB} + 2\phi_F + \frac{\sqrt{2\varepsilon_{Si}qN_A(2\phi_F)}}{C_{ox}}, \qquad \phi_F = \frac{kT}{q}\ln\frac{N_A}{n_i}, \qquad C_{ox} = \frac{\varepsilon_{ox}}{t_{ox}}$$

$V_{FB} = \phi_{ms} - Q_f/C_{ox}$는 게이트 재질의 일함수 차와 산화막 고정 전하가 정한다. n⁺ 폴리 게이트 NMOS라면 $\phi_{ms} \approx -0.55 - \phi_F$. 채널 도핑 $N_A$를 올리거나 산화막을 두껍게 하면 V_t가 올라간다. Vt 주입 도즈가 바로 이 $N_A$를 정한다.

SIMULATOR

채널 도핑 · 산화막 두께 → 문턱 전압

소자

채널 도핑 log₁₀N 등가 산화막 두께 EOT 고정 전하 Q_f/q Vt 주입 도즈 (참고)

문턱 전압 V_t—

2φ_F—

최대 공핍 폭—

Vt 주입 → 평균 채널 도핑 (깊이 30 nm)—

해볼 것: ① 채널 도핑을 10배 올리면 V_t가 수백 mV 오른다. ② 산화막을 얇게 하면 공핍 전하 항이 작아져 같은 도핑에서 V_t가 내려가고, 게이트가 채널을 더 강하게 잡는다. ③ Vt 주입 도즈 10¹² cm⁻²를 표면 30 nm에 고르게 넣으면 평균 3×10¹⁷ cm⁻³ 정도의 도핑이 더해진다. 실제 짧은 채널에서는 V_t 롤오프·DIBL 때문에 이 식보다 낮아지고, 할로 주입으로 보정한다. (긴 채널 근사, 300 K)

순서가 곧 설계다

공정 순서는 마음대로 바꿀 수 없다. 몇 가지 원칙이 흐름을 결정한다.

뜨거운 것 먼저: STI 라이너 산화·웰 어닐(1000 °C+) → 소스·드레인 활성화(스파이크) → 실리사이드(~450 °C) → 배선(~400 °C). 뒤의 열이 앞의 접합을 퍼뜨리므로 접합을 만든 뒤에는 열 예산을 줄인다.
자기 정렬 우선: 게이트 → LDD → 스페이서 → 소스·드레인 → 실리사이드는 모두 앞 구조를 마스크로 쓴다. 정렬 오차가 끼어들 여지를 없앤다.
평탄화 후 노광: 미세 노광(게이트, 콘택, 배선) 전에는 반드시 CMP로 표면을 평평하게 해 초점 심도를 확보한다.
오염 금지 구역: 금(Au)·구리 같은 금속은 FEOL 장비에 절대 들어가지 않는다. 팹은 장비와 웨이퍼 반송을 FEOL·BEOL로 분리한다.

핵심 정리

CMOS 흐름: STI → 웰·Vt 주입 → 게이트 스택 → LDD → 스페이서 → 소스·드레인 → 활성화 → 실리사이드 → 콘택 → 배선.
게이트와 스페이서가 소스·드레인 주입의 마스크가 되는 자기 정렬이 미세 트랜지스터의 핵심이다.
NMOS/PMOS를 나눠 주입하는 단계마다 마스크가 하나씩 든다. 마스크 수는 공정 원가의 직접 지표다.
문턱 전압은 채널 도핑·게이트 절연막·게이트 일함수·고정 전하로 정해지고, Vt 주입으로 맞춘다.
공정 순서는 열 예산, 자기 정렬, 평탄도, 오염 관리가 정한다.

확인 퀴즈

LDD 주입이 “자기 정렬”인 이유는?

게이트(와 그 위 감광막)가 주입을 막으므로 소스·드레인의 안쪽 경계가 게이트 가장자리와 일치한다. NMOS/PMOS 구분용 감광막은 성기게 정렬해도 된다.

스페이서를 만든 뒤 깊고 진한 소스·드레인을 주입하는 이유는?

스페이서 폭만큼 깊은 접합이 게이트에서 떨어진다. 실리사이드가 게이트와 소스·드레인을 단락시키지 않게 막는 역할도 한다.

실리사이드 공정이 마스크 없이 소스·드레인과 게이트 위에만 생기는 이유는?

재질 선택적 반응을 이용한 자기 정렬 공정(살리사이드)이다.

채널 도핑이 같을 때 게이트 산화막을 얇게 하면 NMOS의 문턱 전압은?

$\sqrt{2\varepsilon qN_A 2\phi_F}/C_{ox}$ 항이 줄어든다. 그래서 미세화 때마다 채널 도핑을 다시 맞춘다.