Chapter 01

반도체 제조 개요

스마트폰 속 프로세서 하나에는 수백억 개의 트랜지스터가 들어 있고, 그 가장 가는 선은 바이러스보다 작다. 이것을 만드는 곳이 팹(Fab, Fabrication facility)이다. 지름 300 mm의 실리콘 원판이 팹에 들어가면 석 달 가까이, 수백에서 천 단계가 넘는 공정을 거쳐 칩이 빼곡한 웨이퍼로 나온다. 이 장에서는 그 긴 여정의 지도를 먼저 그린다. 단위 공정의 종류, 공정의 큰 구간, 그리고 이 모든 노력이 결국 “좋은 칩 하나의 원가”로 수렴한다는 사실을 숫자로 확인한다.

반도체 8대 공정과 그 반복 구조(막 → 무늬 → 식각 → 평탄화)를 설명할 수 있다.
FEOL·MOL·BEOL이 각각 무엇을 만드는 구간인지 단면 그림으로 구분한다.
클린룸 등급(ISO 14644)과 “킬러 결함” 크기의 관계를 계산한다.
웨이퍼당 다이 수, 결함 밀도, 수율 모델로 좋은 칩 하나의 원가를 추정한다.
산화 → 노광 → 식각 → 주입 → 확산 → 금속화로 이어지는 가장 단순한 소자(pn 다이오드)의 공정 흐름을 단면으로 따라간다.

칩은 어떻게 만들어지는가

집적 회로(IC, Integrated Circuit)는 평평한 실리콘 위에 트랜지스터를 수평으로 늘어놓고, 그 위에 금속 배선을 여러 층 쌓아 서로 이은 구조다. 이 구조를 만드는 방법은 놀랍게도 1960년대 플레이너 공정(Planar process) 이후 원리가 바뀌지 않았다. 얇은 막을 웨이퍼 전체에 입히고, 빛으로 무늬를 그린 다음, 무늬대로 깎아 내는 일을 수십 번 되풀이하는 것이다. 한 번에 웨이퍼 전체, 즉 칩 수백 개를 동시에 만든다는 점이 반도체가 그토록 싸지는 비결이다.

그림 1-1. 위: 한 층을 만드는 네 박자. 산화막을 입히고(①), 감광막에 무늬를 찍고(②), 드러난 산화막을 깎은 뒤(③), 그 구멍을 금속으로 채우고 평평하게 간다(④). 아래: 국내 교재와 업계에서 흔히 쓰는 “8대 공정” 분류와 이 책의 장 대응.

단위 공정을 하는 일에 따라 묶어 보면 다음과 같다. 이 책은 이 순서를 거의 그대로 따라간다.

웨이퍼 · 세정단결정 실리콘을 키워 얇게 썰고 거울처럼 간다. 공정 사이마다 씻는다. 2장

산화실리콘을 산소와 반응시켜 SiO₂ 막을 기른다. 절연막·마스크·게이트 절연막. 3장

노광마스크의 무늬를 감광막에 축소 투영한다. 공정 미세화의 최전선. 4–5장

식각감광막이 없는 곳의 막을 플라즈마나 용액으로 제거한다. 6장

증착CVD·PVD·ALD로 절연막·도전막을 입힌다. 7장

이온 주입 · 열처리도펀트를 원하는 깊이에 넣고, 가열해 활성화하고 결함을 회복한다. 8–9장

CMP화학·기계적으로 갈아 표면을 평평하게 한다. 다층 배선의 전제 조건. 10장

금속 배선구리 다마신으로 트랜지스터를 잇는다. 11장

직관: 반도체 공정은 “인쇄”다

판화를 떠올려 보자. 판(마스크)은 한 번 만들면 수천 장의 웨이퍼에 수없이 찍어 낼 수 있고, 웨이퍼 한 장에는 같은 칩 수백 개가 동시에 찍힌다. 트랜지스터 하나를 만드는 비용이 아니라 면적을 처리하는 비용을 내는 셈이다. 그래서 트랜지스터를 작게 만들수록 트랜지스터당 원가가 떨어진다. 무어의 법칙이 경제 법칙인 이유다.

FEOL · MOL · BEOL: 공정의 세 구간

트랜지스터 칩의 단면을 아래에서 위로 보면 세 층위로 나뉜다. 실리콘 기판 안팎에 트랜지스터 자체를 만드는 FEOL(Front End Of Line), 트랜지스터의 소스·드레인·게이트에 첫 접점을 내는 MOL(Middle Of Line, 콘택), 그리고 그 위에 수 층에서 십수 층의 금속 배선을 쌓는 BEOL(Back End Of Line)이다.

그림 1-2. CMOS 칩 단면의 개략도(축척 무시). 아래의 트랜지스터 두 개(NMOS·PMOS)가 FEOL, 그 위의 텅스텐 콘택이 MOL, 구리 배선과 비아가 BEOL이다. 실제 첨단 로직 칩은 BEOL이 15층 안팎에 이르고, 최하층 배선의 피치는 20 nm대다. 이 그림을 실제로 한 단계씩 쌓는 시뮬레이터는 12장에 있다.

FEOL은 온도가 높은 공정(산화 1000 °C 안팎, 활성화 어닐 1000 °C 이상)이 몰려 있는 구간이다. 일단 금속이 올라가면 400 °C 남짓 이상으로 가열할 수 없으므로(구리 확산, 저유전막 손상), 공정 순서는 뜨거운 공정에서 차가운 공정으로 흐른다. 이 “열 예산”(Thermal budget)의 제약은 9장에서 다시 만난다.

구간	주요 모듈	최고 온도	대표 재료
FEOL	STI, 웰·채널 주입, 게이트 스택, 스페이서, 소스·드레인	~1050 °C	Si, SiO₂, Si₃N₄, poly-Si, HfO₂, TiN, SiGe
MOL	실리사이드, 콘택 식각, 텅스텐·코발트 플러그	~500 °C	NiSi, TiSi, W, Co, TiN
BEOL	듀얼 다마신 구리 배선, 비아, 저유전막, 패드	~400 °C	Cu, Ta/TaN, SiCOH(low-k), SiCN, Al(패드)

가장 단순한 소자 하나 만들어 보기

이 책의 핵심 도구를 먼저 써 보자. 아래 시뮬레이터는 p형 실리콘 웨이퍼 위에 pn 다이오드를 만드는 고전적인 플레이너 공정을 단계별로 보여 준다. 산화막에 창을 내고(노광·식각), 그 창으로 인을 주입해 n형 영역을 만들고, 열처리로 도펀트를 퍼뜨린 뒤, 알루미늄 전극을 붙인다. 1960년대 페어차일드의 공정과 본질이 같다.

열 단계 남짓의 이 흐름에 이미 이 책의 모든 단위 공정이 들어 있다. 각 단계의 조건(산화 온도·시간, 노광 도즈, 식각 방식, 주입 에너지, 어닐 온도)을 바꾸면 결과가 어떻게 달라지는지는 해당 장의 시뮬레이터와 15장 공정 실험실에서 자유롭게 실험할 수 있다.

단면 시뮬레이터 읽는 법

색은 재질을 뜻한다(범례 참고). 실리콘 속의 파란 기운은 n형, 붉은 기운은 p형 도펀트이며, 진할수록 농도가 높다(10¹⁵~10²⁰ cm⁻³, 로그). 노란 점선은 n형과 p형이 만나는 p-n 접합이다. 단면 위에 마우스를 올리면 그 위치의 재질, 표면 기준 깊이, 순 도핑 농도를 읽을 수 있다.

클린룸: 먼지 하나가 칩 하나

공정이 아무리 정교해도 웨이퍼 위에 먼지 하나가 떨어지면 그 자리의 회로는 끊기거나 붙어 버린다. 그래서 팹의 핵심 공간은 공기 중 입자 수를 극단적으로 줄인 클린룸(Cleanroom)이다. 천장 전체에서 필터(HEPA·ULPA)를 거친 공기가 아래로 흐르고, 바닥의 구멍으로 빠져나가 입자를 쓸어 낸다. 사람은 가장 큰 오염원이어서 방진복을 입고, 웨이퍼는 사람 손을 거의 거치지 않고 밀폐된 용기(FOUP, Front Opening Unified Pod)에 담겨 천장의 무인 반송 장치(OHT)로 장비 사이를 오간다.

청정도는 국제 표준 ISO 14644-1로 등급을 매긴다. 등급 $N$의 클린룸에서 크기 $D$(µm) 이상인 입자의 최대 허용 농도는

$$C_n = 10^{N}\left(\frac{0.1}{D}\right)^{2.08}\ \ \text{개/m}^3$$

예: ISO 5(옛 미국 표준의 Class 100)는 0.5 µm 이상 입자가 1 m³에 약 3,520개 이하. 웨이퍼 주변의 미니 환경(장비 내부, FOUP)은 ISO 1~3 수준으로 관리한다.

패턴을 망가뜨리는 킬러 결함(Killer defect)의 크기는 대략 최소 선폭의 1/3~1/2 이상이다. 선폭이 줄면 킬러가 되는 입자도 작아지고, 위 식에서 보듯 작은 입자일수록 훨씬 많으므로 청정도 요구가 가파르게 높아진다.

SIMULATOR

클린룸 등급과 킬러 입자

클린룸 등급 ISO 최소 선폭 킬러 기준 (선폭 대비)

킬러 입자 크기—

허용 농도 (≥ 킬러)—

0.5 µm 이상 허용—

해볼 것: ① 선폭 1 µm(1980년대)와 ISO 6이면 킬러 입자가 m³당 수천 개 수준이다. ② 선폭을 20 nm로 줄이면 같은 ISO 6에서 킬러 입자 농도가 수백 배로 뛴다. 위 식의 $D^{-2.08}$ 때문이다. ③ 그래서 오늘날 팹은 방 전체보다 웨이퍼가 노출되는 작은 공간(미니 환경)을 ISO 1~3으로 관리한다. (0.1 µm 미만은 ISO 식을 외삽한 교육용 값)

다이 수, 수율, 그리고 원가

팹이 파는 것은 결국 “좋은 다이”다. 웨이퍼 한 장의 가공비는 첨단 공정에서 수천~2만 달러 수준이므로, 좋은 다이 하나의 원가는 다음과 같이 정해진다.

$$\text{다이당 원가} = \frac{\text{웨이퍼 가공비}}{\text{웨이퍼당 다이 수}\times Y}, \qquad \text{DPW} \approx \frac{\pi d^2}{4A} - \frac{\pi d}{\sqrt{2A}}$$

$d$는 웨이퍼 지름, $A$는 다이 면적이다. 둘째 항은 가장자리에서 잘려 나가는 다이를 뺀 보정이다. $Y$는 수율이며, 결함이 무작위로 흩어진다고 보면 푸아송 모델 $Y = e^{-A D_0}$, 결함이 뭉쳐 있다고 보면 머피 모델 $Y = \left[(1-e^{-AD_0})/(AD_0)\right]^2$을 쓴다. $D_0$는 단위 면적당 킬러 결함 수(결함 밀도)다.

두 식이 말하는 바는 냉정하다. 다이 면적이 커지면 다이 수는 면적에 반비례해 줄고, 수율은 면적에 지수적으로 떨어진다. 그래서 큰 칩은 같은 공정이라도 훨씬 비싸고, 큰 칩을 여러 작은 칩(칩렛)으로 쪼개 패키지에서 잇는 방식이 등장했다(13장).

SIMULATOR

웨이퍼 맵: 다이 수 · 수율 · 원가

웨이퍼 지름

다이 가로 다이 세로 결함 밀도 D₀ 웨이퍼 가공비

결함 분포

웨이퍼당 다이 (맵)—

식으로 추정한 다이 수—

수율 (맵 / 모델)—

좋은 다이—

좋은 다이당 원가—

해볼 것: ① 10 × 10 mm 다이(100 mm²)를 D₀ = 0.1 /cm²로 두면 수율은 약 90%다. 다이를 25 × 25 mm(GPU급 625 mm²)로 키우면 다이 수는 1/7, 수율은 약 54%로 떨어져 다이당 원가가 열 배 넘게 뛴다. ② “뭉침”으로 바꾸면 같은 결함 수라도 몇몇 다이에 몰려 수율이 오히려 높아진다(머피 모델 쪽이 맞다). ③ 웨이퍼 지름을 200 mm에서 300 mm로 키우면 면적은 2.25배지만 가장자리 손실이 상대적으로 줄어 다이 수는 그보다 더 늘어난다. (가공비는 2025년 무렵 공개 추정치 기준의 대략값)

지표	대략값 (2024~2026)	비고
300 mm 웨이퍼 면적	≈ 707 cm²	가장자리 3 mm 안팎은 제외
첨단 로직 웨이퍼 가공비	~$17,000–30,000	3 nm·2 nm급 추정치, 성숙 공정은 수천 달러
마스크(노광) 단계 수	~60–100+	EUV 도입으로 일부 층은 감소
전체 공정 단계 수	~1,000+	세정·계측 포함
팹 사이클 타임	~3–4개월	마스크 층당 1~1.5일
성숙 공정의 결함 밀도 D₀	~0.05–0.1 /cm²	양산 초기에는 수 배

이 책의 지도

2장부터 11장까지는 단위 공정을 하나씩 해부한다. 각 장의 시뮬레이터는 공정 조건(온도, 시간, 에너지, 도즈, 압력, 각도…)을 바꿨을 때 막 두께, 선폭(CD), 깊이, 프로파일이 어떻게 변하는지를 계산한다. 12장에서는 이 단위 공정들을 이어 CMOS 트랜지스터와 첫 배선층까지의 단면을 실제로 쌓아 올리고, 13장은 FinFET·GAA·3D 적층 같은 첨단 구조로, 14장은 그 모든 것을 재고 관리하는 계측·수율로 나아간다. 15장의 공정 실험실은 언제든 들러 직접 실험해 볼 수 있는 놀이터다.

숫자의 출처와 정확도

이 책의 시뮬레이터는 교과서에 실린 해석 모델(Deal–Grove, LSS·가우시안, 픽의 법칙, 프레스턴 식, 레일리·Abbe 결상 등)과 그것을 2차원 격자로 옮긴 근사 모델이다. 계수는 공개된 교과서·논문의 대표값(Plummer·Deal·Griffin, Sze, Campbell 등)을 썼고, 최신 양산 수치는 공개 자료 기준의 대략값으로 ‘약’, ‘~’를 붙였다. 경향과 크기의 감을 익히는 데 쓰고, 설계 값으로 쓰지는 말자.

핵심 정리

반도체 공정은 막을 입히고, 무늬를 그리고, 깎고, 평탄하게 하는 네 박자를 층마다 반복한다. 웨이퍼 전체를 한꺼번에 처리하므로 트랜지스터가 작을수록 싸진다.
FEOL은 트랜지스터, MOL은 콘택, BEOL은 금속 배선을 만든다. 금속이 올라간 뒤에는 고온 공정을 할 수 없으므로 공정은 뜨거운 것에서 차가운 것으로 흐른다.
클린룸 허용 입자 농도는 입자 크기의 약 −2승에 비례한다. 선폭이 줄면 킬러 입자가 작아지고, 작은 입자는 훨씬 많다.
다이 면적이 커지면 다이 수는 반비례로 줄고 수율은 $e^{-AD_0}$로 지수적으로 떨어진다. 좋은 다이당 원가 = 웨이퍼 가공비 / (다이 수 × 수율).

확인 퀴즈

금속 배선(BEOL)을 만든 뒤 1000 °C 활성화 어닐을 하지 않는 가장 큰 이유는?

BEOL 공정은 대략 400 °C가 상한이다. 그래서 고온 공정은 모두 FEOL에 몰려 있고, 공정 순서가 “뜨거운 것 → 차가운 것”으로 정해진다.

ISO 14644 식에 따르면 같은 클린룸에서 0.05 µm 이상 입자 수는 0.5 µm 이상 입자 수의 대략 몇 배인가?

$10^{2.08} \approx 120$. 입자 크기가 1/10이 되면 허용 농도는 약 120배가 된다. 선폭 미세화가 청정도 요구를 가파르게 높이는 이유다.

결함 밀도 D₀ = 0.2 /cm²일 때 면적 1 cm² 다이의 푸아송 수율은?

$Y = e^{-AD_0} = e^{-0.2} \approx 0.82$. 같은 D₀에서 다이가 4 cm²라면 $e^{-0.8}\approx 45\%$로 떨어진다.

pn 다이오드 공정에서 산화막에 창을 낸 다음 인(P)을 주입하는 이유는?

충분히 두꺼운 막은 이온 주입의 마스크가 된다(8장). 무늬를 그린다는 것은 결국 “어디에만 공정을 적용할지”를 정하는 일이다.